Phần này giải thích chi tiết bài tập 518: Thiết kế mạch đếm 3 số BCD: có btn0 làm reset, btn1 điều khiển mạch đếm có 4 trạng thái đếm, chọn 1 trong 4 tín hiệu ena1hz/5hz/10hz/20hz bằng 2 btn up và dw. Đồng bộ theo ckht 50MHz, hiển thị tần số tín hiệu ena đang chọn trên 2 led 7 đoạn và giá trị đếm trên 3 led 7 đoạn, có xóa số vô nghĩa. Các bước thực hiện gồm vẽ sơ đồ khối, phân tích yêu cầu, viết và giải thích chương trình VHDL, cấu hình chip FPGA, quan sát đánh giá kết quả trên kit.
