Phần này giải thích chi tiết bài tập 520: Thiết kế mạch đếm lên xuống tự động 2 số BCD: có btn0 làm reset, btn1 làm ena_ss, chọn 1 trong 2 tín hiệu ena1hz//5hz bằng sw0. Đồng bộ theo ckht 50MHz giá trị đếm trên 2 led 7 đoạn, có xóa số vô nghĩa. Các bước thực hiện gồm vẽ sơ đồ khối, phân tích yêu cầu, viết và giải thích chương trình VHDL, cấu hình chip FPGA, quan sát đánh giá kết quả trên kit.
Thầy có thể làm về 1 project nhỏ nào đó mà trong công việc thực tế họ làm để bọn em có thể vận dụng hơn được không ạ.?